2.2 Énergie des électrons dans un cristal.

From: http://www.polytech-lille.fr/cours-atome-circuit-integre/phys/sc220.html

 

2 Bandes d'énergies - Porteurs
2.2 Énergie des électrons dans un cristal.
Seule la mécanique quantique permet de traiter en détail les bandes d'énergie des électrons d'un cristal, on envisage ici uniquement une approche phénoménologique.

 

2.2.1 Notion de bandes d'énergie.

•  Soit une chaîne linéaire de N atomes identiques séparés les uns des autres par une distance d.
• Si d est "grande", chaque atome peut être considéré comme isolé des autres.
• D'après le principe d'exclusion de PAULI , chaque niveau d'énergie permis est occupé par deux électrons de spin opposé et il ne peut accueillir d'autres électrons.

• Si d est "petite", de l'ordre de la distance inter-atomique dans un cristal, les fonctions potentielles se chevauchent.
• Les électrons d'un atome sont influencés par la présence des autres atomes, il y a une modification des niveaux d'énergie permis.
• Pour respecter le principe d'exclusion, chaque niveau permis va devoir se scinder en N niveaux discrets pour que chaque électron de la chaîne possède sont énergie propre.
• Si N est très grand, les niveaux d'énergie sont très proches les uns des autres et à la limite ils forment une bande d'énergie possible.

2.2.2 Bande permise - Bande interdite.

• Électron des couches "internes" : la perturbation est d'autant plus faible que les électrons sont plus proches du noyau.
• Électrons de la couche "externe" : la division des niveaux d'énergie s'effectue sur un intervalle beaucoup plus important, il peut même y avoir des recouvrements de bandes.
• Apparition de bandes de niveaux permis (bande permise) séparées par des bandes d'énergie dépourvues de niveaux permis (bande interdite : BI)
• Exemple dans le germanium :

                bande qui correspond au niveau 1s (le plus proche du noyau) : épaisseur 10-3 eV

                2 électrons 3s et 2 électron 3p forment une bande pleine de 10 eV environ.

                les 4 places restantes sur le niveau 3p forment une bande vide d'épaisseur 20 eV.
                la distance qui sépare les 2 bandes précédentes est d'environ 0.7 eV.

2.2.2 Bande de conduction - Bande de valence.

• Structure de bande = relation entre l'énergie de la particule et son vecteur k : E(k).
• On représente l'évolution de l'énergie de l'électron par la courbe E(k) en forçant le vecteur d'onde k à demeurer dans une direction remarquable de l'espace des k, c'est à dire une direction cristallographique du réseau réciproque.
• Diagramme d'énergie E(k) permet de comprendre les propriétés électriques.
  
  
• Dans les cas A et B, il existe Eg : hauteur de la bande interdite (bandgap, energy gap). C'est la différence entre le point le plus bas de la bande supérieure et le point le plus haut de la bande inférieure :

                bande interdite directe (direct gap) si le minimum de la bande supérieure correspond au même vecteur d'onde que le maximum de la bande inférieure (cas A);
                bande interdite indirecte dans l' autre cas (casB).

• Dans le cas C, il a recouvrement de la bande inférieure par la bande supérieure, il n'y a pas de bande interdite, tous les niveaux d'énergie sont permis.

• La bande d'énergie totalement remplie d'énergie la plus élevée s'appelle la Bande de Valence (BdV) (valence band). On notera toujours Ev, l'énergie maximale de cette bande permise.
• La bande d'énergie totalement vide ou partiellement remplie d'énergie la plus élevée s'appelle la Bande de Conduction (BdC) (conduction band). On notera toujour Ec l'énergie minimale de cette bande permise.

Eg = Ec - Ev (eV).     

Eg dépend de la température. Elle diminue faiblement selon la loi empirique suivante :

                                                            Eg(T) = Eg0 - AT2/(T + B)
              Eg0 : hauteur de la BI à 0 K, T température en ° K, A et B sont des constantes.

Ch 4. Epitaxie

From:   http://www.microelectronique.univ-rennes1.fr/fr/index_chap4.htm
Tutorial on Microelectronics Technology    Professeur Olivier Bonnaud

I) Définition :


L'épitaxie est une étape technologique consistant à faire croître du cristal sur du cristal. Etymologiquement, "épi" signifie "sur" et "taxis", "arrangement". La technique va donc consister à utiliser le substrat comme germe cristallin de croissance et à faire croître la couche par un apport d'éléments constituant la nouvelle couche. La couche épitaxiée peut être dopée ou non dopée.

On parlera, dans le cas où :

        - les matériaux sont identiques, d'homoépitaxie ; par exemple, épitaxie d'une couche n- sur une couche n+, impliquée dans la jonction collecteur-base d'un transistor bipolaire permettant une meilleure tenue en tension de cette jonction polarisée en inverse (figure 14),

        - les matériaux sont différents, d'hétéroépitaxie ; par exemple croissance d'une couche de GaxAl1-xAs sur une couche de GaAs ; cet assemblage permet la fabrication de super-réseaux ou de couches à forte mobilité destinées aux transistors HEMT (High Electron Mobility Transistor).

Dans ce dernier cas, la croissance ne sera possible que s'il y a accord de maille, c'est-à-dire même réseau cristallin et paramètres de maille très voisins (distance entre atomes peu différente pour le nouveau réseau ; quelque 1 à 2 % au maximum d'écart).

Figure 14 : Exemple d'une épitaxie n- sur un substrat de type n+ ; on dira que le substrat est épitaxié.

II) Mécanisme physique de base :


Pour comprendre la croissance épitaxiale, il faut s'attarder sur la possibilité de fixation des atomes en présence près de la surface et leur accrochage possible au réseau cristallin. Il faut d'une part que les atomes puissent se déplacer au niveau de la surface pour atteindre un site cristallin ou éventuellement quitter cette surface. Pour cela, il est nécessaire d'apporter de l'énergie qui est en général sous forme thermique. Plusieurs situations peuvent se présenter en fonction du lieu de collage des atomes à la surface avant réalisation des liaisons chimiques, tel que représenté sur la figure suivante. Les 3 mécanismes prépondérants sont les suivants :

        - un atome arrive sur la surface et repart de celle-ci la liaison possible n'étant pas suffisante pour "accrocher" l'atome (A),
        - un atome tombe dans un trou du réseau et établit immédiatement, vu son environnement plusieurs liaisons qui le fixent définitivement dans le cristal (B),
        - un atome s'accroche sur le bord d'une marche et reste en moyenne lié (C).

        Figure 15 : Mécanismes élémentaires de la croissance épitaxiale. Les atomes dans les trous ou contre les marches établissent des liaisons qui les "collent".


L'analyse de ces 3 mécanismes (dont la présentation a été simplifiée), montre facilement que les trous seront les premiers bouchés et que la croissance se fera couche atomique par couche atomique à condition que l'apport d'atomes soit bien dosé et que ces derniers aient une énergie suffisante pour se mouvoir à la surface et atteindre les sites d'accrochage. Ces conditions vont dépendre de la méthode expérimentale utilisée.

III) Les méthodes expérimentales :


Il existe principalement 3 types de méthodes expérimentales.
        - l'épitaxie par jet moléculaire, EJM ou MBE (Molecular Beam Epitaxy),
        - l'épitaxie en phase liquide ou LPE (Liquid Phase Epitaxy),
        - l'épitaxie en phase vapeur ou VPE (Vapor Phase Epitaxy).

Pour chacune de ces techniques, des appareillages spécifiques sont mis en œuvre.

L'épitaxie par jet moléculaire

Cette technique consiste à envoyer des molécules à la surface d'un substrat dans un vide très poussé afin d'éviter tout choc ou contamination sur le parcours. Le principe de la source est l'évaporation sous vide (cellule de Knudsen) par chauffage. Les sources d'évaporation peuvent être de nature et de dopage différents ; pour chaque élément évaporé, il faut adapter la puissance de chauffe de cellules mais aussi du porte-substrat. Par le contrôle des cellules d'évaporation, on crée un jet de molécules en direction du substrat ; on peut ainsi réaliser couche par couche des structures très complexes telles que les super réseaux, les diodes laser, les transistors à forte mobilité d'électron (HEMT). On obtient ainsi une très grande précision de croissance, des jonctions très abruptes, mais cette opération est très lente et ne concerne qu'un seul substrat à la fois. La vitesse de croissance est de l'ordre de 1nm par minute. Cette technique est donc très coûteuse et ne concerne que des dispositifs à très forte valeur ajoutée.

Ce système ultravide, 10-10 Torr, permet tous les contrôles et les caractérisations in-situ dont les principes nécessitent un vide poussé : diffraction d'électrons, spectroscopie Auger, ESCA (XPS ou UPS), diffraction des rayons X, etc... On peut ainsi, en permanence, vérifier la cristallinité du cristal en cours de croissance.

Figure 16 : Bâti d'épitaxie par jet moléculaire, EJM, ou Molecular Beam Epitaxy, MBE (d'après D.V Morgan et K. Board [3]).

L'épitaxie en phase liquide


Cette technique consiste à faire croître le cristal par la mise en contact du substrat avec une source liquide. C'est le même principe que le tirage d'un lingot par la méthode Czochralski. Il faut bien contrôler les échanges thermiques pour éviter de liquéfier le cristal existant. Cette méthode présente l'avantage d'être très rapide, la vitesse de croissance peut être de l'ordre du micron par minute mais bien sûr n'a pas du tout la même précision que l'EJM.

Figure 17 : Dispositif multibain d'épitaxie en phase liquide. Les solutions peuvent être de matériau ou de dopage différents pour réaliser une hétéroépitaxie (par exemple un hétérotransistor bipolaire).

L'épitaxie en phase vapeur (VPE ou CVD)


Cette opération consiste à faire croître le cristal à partir de sources de gaz contenant les éléments dopants. Dans le réacteur, les gaz se dissocient pour fournir par exemple le silicium qui se dépose à la surface des plaquettes. Pour assurer une bonne croissance ces dernières sont chauffées. Nous verrons dans la suite que suivant la température de croissance, les réactions mises en jeu sont très différentes et qu'elles peuvent même conduire à des effets négatifs. Il faudra donc aussi contrôler les équilibres chimiques par injections de gaz résultant de la décomposition de la source. Nous allons donner, ci-dessous, plus d'information sur ces différentes réactions.

Figure 18 : Banc d'épitaxie en phase vapeur. Les gaz injectés contiennent en général du trichlorosilane, du HCl et de l'hydrogène.

Procédés d'épitaxie en phase vapeur du silicium   

......

IV) Aspect thermodynamique de l'épitaxie : système H/Si/Cl :

......

V) Epitaxie sélective :

En fonction des gaz en présence dans les réacteurs et en fonction de la nature du matériau en surface, le phénomène d'épitaxie se produit ou non. En d'autres termes, il est possible de trouver des conditions pour lesquelles on effectue une croissance sélective. Il est par exemple possible d'effectuer une croissance de silicium sur du silicium en évitant la formation de la couche sur l'oxyde. La figure suivante met en évidence ce type de phénomène qui est actuellement exploité pour éviter des opérations de photolithogravure (qui sera vu plus loin) et qui permet de diminuer les dimensions des composants élémentaires et donc d'augmenter l'intégration.

Figure 21 : Transistor NMOS en technologie submicronique. Les source et drain ont été "épaissis" par épitaxie sélective suivie d ’une siliciuration. Les contacts Aluminium sont effectués sur le siliciure.

Wafer Fab ---- Epitaxy / Epitaxie / 外延工艺

外延片
        半导体制造商主要用抛光Si片（PW Polished Wafer）和外延Si片(Epitaxial Wafer)作为IC的原材料。20世纪80年代早期开始使用外延片，它具有标准PW所不具有的某些电学特性并消除了许多在晶体生长和其后的晶片加工中所引入的表面/近表面缺陷。
 　   历史上，外延片是由Si片制造商生产并自用，在IC中用量不大，它需要在单晶Si片表面上沉积一薄的单晶Si层。一般外延层的厚度为2～20μm，而衬底Si厚度为610μm（150mm直径片和725μm（200mm片）。 　　
        外延沉积既可（同时）一次加工多片，也可加工单片。单片反应器可生产出质量最好的外延层（厚度、电阻率均匀性好、缺陷少）；这种外延片用于150mm“前沿”产品和所有重要200 mm产品的生产。 　

一篇Thèse文讲气体外延技术的（法语）
http://docinsa.insa-lyon.fr/these/2003/quoizola/these.pdf

网上的一个 Module Pédagogique d'initiation à la Microélectronique
http://www.microelectronique.univ-rennes1.fr/index21.html   （见 Ch4 Epitaxie )



为什么要采用外延片？ 　　
——在双极型器件和集成电路中，主要是为了减小集电极串联电阻，以降低饱和压降与功耗。特别，在集成电路芯片中，还与实现隔离有关，这时往往还要加设埋层。 　　
——在MOSFET及其集成电路中，主要是为了降低导通压降与功耗，有时是为了隔离的需要。在CMOS-IC芯片中，现在比较多地倾向于采用SOI衬底片，这主要是为了减弱或者避免闩锁效应，同时也可以抑制短沟道效应，这对于ULSI具有重要的意义。

外延产品 　　
        外延产品应用于4个方面，CMOS互补金属氧化物半导体支持了要求小器件尺寸的前沿工艺。CMOS产品是外延片的最大应用领域，并被IC制造商用于不可恢复器件工艺，包括微处理器和逻辑芯片以及存储器应用方面的闪速存储器和DRAM（动态随机存取存储器）。分立半导体用于制造要求具有精密Si特性的元件。“奇异”（exotic）半导体类包含一些特种产品,它们要用非Si材料，其中许多要用化合物半导体材料并入外延层中。掩埋层半导体利用双极晶体管元件内重掺杂区进行物理隔离，这也是在外延加工中沉积的。 　　
        目前，200 mm晶片中，外延片占1/3。2000年，包括掩埋层在内，用于逻辑器件的CMOS占所有外延片的69%，DRAM占11%，分立器件占20%。到2005年，CMOS逻辑将占55%，DRAM占30%，分立器件占15%。 　　
 
市场动力 　　
        上世纪90年代中期，CMOS外延片用量增加的趋势已经出现。1997～1998年间，半导体“滑坡”，IC公司按器件工艺“蓝图”（最小线宽缩小速率）更好利用Si表面“现实”状态。无线和因特网应用的急剧增长，推动200mm和300mm晶片工艺向0.18μm及更小尺寸方面发展，其中许多（器件）并入了复杂的单芯片/一个芯片上的系统。为达到所需器件性能和成本率目标，外延片优于抛光片，因为外延片的缺陷密度低、吸杂性能好，电学性能（如锁存效应）也好，且易于制造。外延片让器件制造商很自然地由200mm晶片过渡到300mm晶片而不必改变设计从而节省了时间和投资。 　　
        随着工艺上倾向于重视外延片，市场上相应地增加了CMOS器件用外延片的供应。1996年前，外延片价格明显高于抛光片，这就妨碍了它作为IC原材料的使用。相应于90年代晶片出现短缺，Si片制造商纷纷扩大其生产能力，但这又受到1996～1998年间工业萧条的打击：于是出现供过于求，导致Si价格大幅下滑，2～3年间，下降50%。收入剧减，加之难以降低生产成本，迫使晶片制造商缩减扩产计划、推迟300mm进程，减少研发投资以降低成本。1996年，晶片制造商投资其收入的55%用于扩大生产能力，到2000年，则减少到小于10%。 　　
        这些市场压力使晶片制造商降低外延片的价格，使许多IC制造商转向使用150 mm和200 mm外延片，这可使他们从外延片所显示的“产权成本/性能比”优势中获益。2000年，直径200 mm外延片价格比相同直径抛光片高20%～30%，而在90年代中期，外延片价格要高出50%。 　　
        虽然过去两年IC市场稳步增长，但晶片制造商生产能力未跟上，晶片显得供不应求。下一代200 mm和300 mmPW要求采用新的生长工艺，而这会大大降低成品率、减少产量。IC和器件工艺发展（最小线宽减小，缺陷密度、吸杂及晶体原生颗粒，COP等问题）与现实的低成本晶片的缺乏不相一致，这样，是选择抛光片还是外延片就提到日程上来了。代替抛光片的办法包括经H2和Ar气氛中退火的晶片，在成本、制造重复性和产品性能方面，这两种办法是有效的。外延片需要大批量晶体进行加工，这可使晶片制造商扩大现行衬底生产能力而很少甚至不需要添加另外的设备。（东芝陶瓷信越半导体、MEMC电子材料公司，瓦克Siltronic公司等）晶片制造商已提出若干新的外延工艺以解决COP和吸杂问题，同时要努力降低成本和提高产量。 　　
 
采用外延片可能存在的问题 　　
        由于工业发展的周期性起伏和可变性，准确预测半导体市场是困难的。同样，预测CMOS用外延片的增长受到若干因素的影响，主要有：1）市场疲软导致Si 片过剩，这使晶片制造商收入下降，因而限制甚至取消另外投资外延片生产计划，而外延片供应不足或缺乏，又使IC厂转而使用抛光片。与无线及因特网相关产品需求下降也会减少对外延片的需求。2）外延片没有产权成本优势，相对于抛光片也没有成品率或性能方面的“好处”，从而不能保证得到较高的“取得成本”（acguisition cost）200 mm和300 mm产品，如能成功（地解决某些质量问题）就无需利用外延片。 　　
 
将来的市场 　　
        虽然市场疲软，但外延片所受冲击可望很小，200 mm晶片在2000年第3季度，达到供/需平衡，2000年间任一方面市场增长都会导致求过于供，即将出现的晶片短缺的程度则难以确定，晶片厂不愿意甚至不能扩大生产（包括外延片生产）会造成外延片供应紧张。200 mm晶片需求预测表明：与2000年比，2005年的需求量会扩大40%～60%，（7百万～8百万片/月）甚至100%（1千万片/月），在此期间，200 mm外延片由38%用量增长到50%；300 mm晶片开始使用时，外延片可望占到～70%。 　　
        今天许多高增长率产品，由于有较高的性能要求而需采用外延片。单片外延片生产比较复杂，因为先进的分立器件（150 mm）和150 mm/200 mm前沿产品受到（晶片）生产能力的限制。如果能证明外延片相对于先进的PW（如氢或氩气退火片）具有产权成本方面的优势，那么作为下一代200 mm、300 mm产品的材料，其地位是稳固的。可以说，将来外延片需求量会有强劲增长，唯一的问题是供应不足。 　　

半导体制造工艺流程

                                               半导体制造工艺流程
来自：http://hi.baidu.com/sunk11/blog/item/63997eed4cd440d3b31cb1b9.html


N型硅： 掺入V族元素--磷P、砷As、锑Sb


P型硅： 掺入 III族元素—镓Ga、硼B

PN结：

半 导体元件制造过程可分为

前段（Front End）制程

晶圆处理制程（Wafer Fabrication；简称 Wafer Fab）、

晶圆针测制程（Wafer Probe）；

後段（Back End）

构装（Packaging）、

测试制程（Initial Test and Final Test）

一、晶圆处理制程

晶圆处理制程之主要工作为在矽晶圆上制作电路与电子元件（如电晶体、电容体、逻辑闸等），为上述各制程中所需技术最复杂且资金投入最多的过程 ，以微处理器（Microprocessor）为例，其所需处理步骤可达数百道，而其所需加工机台先进且昂贵，动辄数千万一台，其所需制造环境为为一温度、湿度与 含尘（Particle）均需控制的无尘室（Clean-Room），虽然详细的处理程序是随著产品种类与所使用的技术有关；不过其基本处理步骤通常是晶圆先经过适 当的清洗（Cleaning）之後，接著进行氧化（Oxidation）及沈积，最後进行微影、蚀刻及离子植入等反覆步骤，以完成晶圆上电路的加工与制作。

二、晶圆针测制程

经过Wafer Fab之制程後，晶圆上即形成一格格的小格 ，我们称之为晶方或是晶粒（Die），在一般情形下，同一片晶圆上皆制作相同的晶片，但是也有可能在同一片晶圆 上制作不同规格的产品；这些晶圆必须通过晶片允收测试，晶粒将会一一经过针测（Probe）仪器以测试其电气特性， 而不合格的的晶粒将会被标上记号（Ink Dot），此程序即 称之为晶圆针测制程（Wafer Probe）。然後晶圆将依晶粒 为单位分割成一粒粒独立的晶粒

三、IC构装制程

IC構裝製程（Packaging）：利用塑膠或陶瓷包裝晶粒與配線以成積體電路

目的：是為了製造出所生產的電路的保護層，避免電路受到機械性刮傷或是高溫破壞。

半导体制造工艺分类

半导体制造工艺分类

一 双极型IC的基本制造工艺：

A 在元器件间要做电隔离区（PN结隔离、全介质隔离及PN结介质混合隔离）

ECL（不掺金） （非饱和型） 、TTL/DTL （饱和型） 、STTL （饱和型） B 在元器件间自然隔离

I2L（饱和型）

半导体制造工艺分类

二 MOSIC的基本制造工艺：

根据栅工艺分类

A 铝栅工艺

B 硅 栅工艺

其他分类

1 、（根据沟道） PMOS、NMOS、CMOS

2 、（根据负载元件）E/R、E/E、E/D





半导体制造工艺分类

三 Bi-CMOS工艺：

A 以CMOS工艺为基础

P阱 N阱



B 以双极型工艺为基础





双极型集成电路和MOS集成电路优缺点

半导体制造环境要求

主要污染源：微尘颗粒、中金属离子、有机物残留物和钠离子等轻金属例子。

超净间：洁净等级主要由 微尘颗粒数/m3





半 导体元件制造过程

前段（Front End）制程---前工序



晶圆处理制程（Wafer Fabrication；简称 Wafer Fab）



典型的PN结隔离的掺金TTL电路工艺流程

横向晶体管刨面图

纵向晶体管刨面图

NPN晶体管刨面图

1.衬底选择

P型Si ρ 10Ω.cm 111晶向,偏离2O~5O

晶圆（晶片） 晶圆（晶片）的生产由砂即（二氧化硅）开始，经由电弧炉的提炼还原成 冶炼级的硅，再经由盐酸氯化，产生三氯化硅，经蒸馏纯化后，透过慢速分 解过程，制成棒状或粒状的「多晶硅」。一般晶圆制造厂，将多晶硅融解 后，再利用硅晶种慢慢拉出单晶硅晶棒。一支85公分长，重76.6公斤的 8寸 硅晶棒，约需 2天半时间长成。经研磨、抛光、切片后，即成半导体之原料 晶圆片





第一次光刻—N+埋层扩散孔

1。减小集电极串联电阻

2。减小寄生PNP管的影响

外延层淀积

1。VPE（Vaporous phase epitaxy) 气相外延生长硅

SiCl4+H2→Si+HCl

2。氧化



Tepi>Xjc+Xmc+TBL-up+tepi-ox





第二次光刻—P+隔离扩散孔

在衬底上形成孤立的外延层岛,实现元件的隔离.

第三次光刻—P型基区扩散孔

决定NPN管的基区扩散位置范围

第四次光刻—N+发射区扩散孔

集电极和N型电阻的接触孔,以及外延层的反偏孔。

Al—N-Si 欧姆接触：ND≥1019cm-3，　　　　　　　　

第五次光刻—引线接触孔

　　

第六次光刻—金属化内连线：反刻铝

　　

CMOS工艺集成电路

CMOS集成电路工艺 --以P阱硅栅CMOS为例

1。光刻I---阱区光刻，刻出阱区注入孔

CMOS集成电路工艺 --以P阱硅栅CMOS为例

2。阱区注入及推进，形成阱区

CMOS集成电路工艺 --以P阱硅栅CMOS为例

3。去除SiO2，长薄氧，长Si3N4

CMOS集成电路工艺 --以P阱硅栅CMOS为例

4。光II---有源区光刻

CMOS集成电路工艺 --以P阱硅栅CMOS为例

5。光III---N管场区光刻，N管场区注入，以提高场开启，减少闩锁效应及改善阱的接触。

CMOS集成电路工艺 --以P阱硅栅CMOS为例

6。光III---N管场区光刻，刻出N管场区注入孔； N管场区注入。

CMOS集成电路工艺 --以P阱硅栅CMOS为例

7。光Ⅳ---p管场区光刻，p管场区注入， 调节PMOS管的开启电压，生长多晶硅。

CMOS集成电路工艺 --以P阱硅栅CMOS为例

8。光Ⅴ---多晶硅光刻，形成多晶硅栅及多晶硅电阻

CMOS集成电路工艺 --以P阱硅栅CMOS为例

9。光ⅤI---P+区光刻，P+区注入。形成PMOS管的源、漏区及P+保护环。

CMOS集成电路工艺 --以P阱硅栅CMOS为例

10。光Ⅶ---N管场区光刻，N管场区注入，形成NMOS的源、漏区及N+保护环。

CMOS集成电路工艺 --以P阱硅栅CMOS为例

11。长PSG（磷硅玻璃）。

CMOS集成电路工艺 --以P阱硅栅CMOS为例

12。光刻Ⅷ---引线孔光刻。

CMOS集成电路工艺 --以P阱硅栅CMOS为例

13。光刻Ⅸ---引线孔光刻（反刻AL）。

晶圓材料（Wafer）

　圓晶是制作矽半導體IC所用之矽晶片，狀似圓形，故稱晶圓。材料是「矽」， IC（Integrated Circuit）厂用的矽晶片即為矽晶體，因為整片的矽晶片是單一完整的晶體，故又稱為單晶體。但在整體固態晶體內，眾多小晶體的方向不相，則為复晶體（或多晶體）。生成單晶體或多晶體与晶體生長時的溫度，速率与雜質都有關系。

一般清洗技术

光 学 显 影

光学显影是在感光胶上经过曝光和显影的程序，把光罩上的图形转换到感光胶下面的薄膜层或硅晶上。光学显影主要包含了感光胶涂布、烘烤、光罩对准、 曝光和显影等程序。





曝光方式:紫外线、X射线、电子束、极紫外





蝕刻技術（Etching Technology）

蝕刻技術（Etching Technology）是將材料使用化學反應物理撞擊作用而移除的技術。可以分為:

濕蝕刻（wet etching）:濕蝕刻所使用的是化學溶液，在經過化學反應之後達到蝕刻的目的.

乾蝕刻（dry etching）:乾蝕刻則是利用一种電漿蝕刻（plasma etching）。電漿蝕刻中蝕刻的作用，可能是電漿中离子撞擊晶片表面所產生的物理作用，或者是電漿中活性自由基（Radical）与晶片表面原子間的化學反應，甚至也可能是以上兩者的复合作用。

现在主要应用技术:等离子体刻蚀　

常见湿法蚀 刻 技 术

CVD化學气相沉積

是利用热能、电浆放电或紫外光照射等化学反应的方式，在反应器内将反应物（通常为气体）生成固态的生成物，并在晶片表面沉积形成稳定固态薄膜（film）的一种沉积技术。CVD技术是半导体IC制程中运用极为广泛的薄膜形成方法，如介电材料（dielectrics）、导体或半导体等薄膜材料几乎都能用CVD技术完成。 　　 　

化學气相沉積 CVD

化 学 气 相 沉 积 技 术

常用的CVD技術有：(1)「常壓化學气相沈積（APCVD）」；(2)「低壓化學气相沈積（LPCVD）」；(3)「電漿輔助化學气相沈積（PECVD）」

较为常见的CVD薄膜包括有： ■ 二气化硅（通常直接称为氧化层） ■ 氮化硅 ■ 多晶硅 ■ 耐火金属与这类金属之其硅化物

物理气相沈積（PVD）

主要是一种物理制程而非化学制程。此技术一般使用氩等钝气，藉由在高真空中将氩离子加速以撞击溅镀靶材后，可将靶材原子一个个溅击出来，并使被溅击出来的材质（通常为铝、钛或其合金）如雪片般沉积在晶圆表面。　PVD以真空、測射、离子化或离子束等方法使純金屬揮發，与碳化氫、氮气等气體作用，加熱至400～600℃（約1～3小時）後，蒸鍍碳化物、氮化物、氧化物及硼化物等1～10μm厚之微細粒狀薄膜， 　PVD可分為三种技術：(1)蒸鍍（Evaporation）；(2)分子束磊晶成長（Molecular Beam Epitaxy；MBE）；(3)濺鍍（Sputter）

解 离 金 属 电 浆（淘气鬼）物 理 气 相 沉 积 技 术

解离金属电浆是最近发展出来的物理气相沉积技术，它是在目标区与晶圆之间，利用电浆，针对从目标区溅击出来的金属原子，在其到达晶圆之前，加以离子化。离子化这些金属原子的目的是，让这些原子带有电价，进而使其行进方向受到控制，让这些原子得以垂直的方向往晶圆行进，就像电浆蚀刻及化学气相沉积制程。这样做可以让这些金属原子针对极窄、极深的结构进行沟填，以形成极均匀的表层，尤其是在最底层的部份。

离子植入（Ion Implant）

离子植入技术可将掺质以离子型态植入半导体组件的特定区域上，以获得精确的电子特性。这些离子必须先被加速至具有足够能量与速度，以穿透（植入）薄膜，到达预定的植入深度。离子植入制程可对植入区内的掺质浓度加以精密控制。基本上，此掺质浓度（剂量）系由离子束电流（离子束内之总离子数）与扫瞄率（晶圆通过离子束之次数）来控制，而离子植入之深度则由离子束能量之大小来决定。

化 学 机 械 研 磨 技 术

化学机械研磨技术（化学机器磨光， CMP）兼具有研磨性物质的机械式研磨与酸碱溶液的化学式研磨两种作用，可以使晶圆表面达到全面性的平坦化，以利后续薄膜沉积之进行。 在CMP制程的硬设备中，研磨头被用来将晶圆压在研磨垫上并带动晶圆旋转，至于研磨垫则以相反的方向旋转。在进行研磨时，由研磨颗粒所构成的研浆会被置于晶圆与研磨垫间。影响CMP制程的变量包括有：研磨头所施的压力与晶圆的平坦度、晶圆与研磨垫的旋转速度、研浆与研磨颗粒的化学成份、温度、以及研磨垫的材质与磨损性等等。

制 程 监 控

量测芯片内次微米电路之微距，以确保制程之正确性。一般而言，只有在微影图案（照相平版印刷的patterning）与后续之蚀刻制程执行后，才会进行微距的量测。

光罩检测（Retical检查）

光罩是高精密度的石英平板，是用来制作晶圆上电子电路图像，以利集成电路的制作。光罩必须是完美无缺，才能呈现完整的电路图像，否则不完整的图像会被复制到晶圆上。光罩检测机台则是结合影像扫描技术与先进的影像处理技术，捕捉图像上的缺失。 当晶圆从一个制程往下个制程进行时，图案晶圆检测系统可用来检测出晶圆上是否有瑕疵包括有微尘粒子、断线、短路、以及其它各式各样的问题。此外，对已印有电路图案的图案晶圆成品而言，则需要进行深次微米范围之瑕疵检测。 一般来说，图案晶圆检测系统系以白光或雷射光来照射晶圆表面。再由一或多组侦测器接收自晶圆表面绕射出来的光线，并将该影像交由高功能软件进行底层图案消除，以辨识并发现瑕疵。

铜制程技术

在传统铝金属导线无法突破瓶颈之情况下，经过多年的研究发展，铜导线已经开始成为半导体材料的主流，由于铜的电阻值比铝还小，因此可在较小的面积上承载较大的电流，让厂商得以生产速度更快、电路更密集，且效能可提升约30-40％的芯片。亦由于铜的抗电子迁移（电版移民）能力比铝好，因此可减轻其电移作用，提高芯片的可靠度。在半导体制程设备供货商中，只有应用材料公司能提供完整的铜制程全方位解决方案与技术，包括薄膜沉积、蚀刻、电化学电镀及化学机械研磨等。

半导体制造过程

後段（Back End） ---后工序

构装（Packaging）：IC構裝依使用材料可分為陶瓷（ceramic）及塑膠（plastic）兩種，而目前商業應用上則以塑膠構裝為主。以塑膠構裝中打線接合為例，其步驟依序為晶片切割（die saw）、黏晶（die mount / die bond）、銲線（wire bond）、封膠（mold）、剪切/成形（trim / form）、印字（mark）、電鍍（plating）及檢驗（inspection）等。

测试制程（Initial Test and Final Test）



1 晶片切割（Die Saw）

2黏晶（Die Bond）

黏晶之目的乃將一顆顆之晶粒置於導線架上並以銀膠（epoxy）黏著固定。黏晶完成後之導線架則經由傳輸設 備送至彈匣（magazine）內，以送至下一製程進行銲線。



3銲線（Wire Bond）

IC構裝製程（Packaging）則是利用塑膠或陶瓷包裝晶粒與配線以成積體電路（Integrated Circuit；簡稱IC），此製程的目的是為了製造出所生產的電路的保護層，避免電路受到機械性刮傷或是高溫破壞。最後整個積體電路的周圍會 向外拉出腳架（Pin），稱之為打線，作為與外界電路板連接之用。



4封膠（Mold）

封膠之主要目的為防止濕氣由外部侵入、以機械方式支 持導線、內部產生熱量之去除及提供能夠手持之形體。其過程為將導線架置於框架上並預熱，再將框架置於壓模機上的構裝模上，再以樹脂充填並待硬化。



5剪切/成形（Trim /Form）

剪切之目的為將導線架上構裝完成之晶粒獨立分開，並 把不需要的連接用材料及部份凸出之樹脂切除（dejunk）。成形之目的則是將外引腳壓成各種預先設計好之形狀 ，以便於裝置於電路版上使用。剪切與成形主要由一部衝壓機配上多套不同製程之模具，加上進料及出料機構 所組成。



6印字（Mark）



印字乃將字體印於構裝完的膠體之上，其目的在於註明 商品之規格及製造者等資訊。



7檢驗（Inspection）

晶片切割之目的為將前製程加工完成之晶圓上一顆顆之 檢驗之目的為確定構裝完成之產品是否合於使用。其中項目包括諸如：外引腳之平整性、共面度、腳距、印字 是否清晰及膠體是否有損傷等的外觀檢驗。



8封　　 装

制程处理的最后一道手续，通常还包含了打线的过程。以金线连接芯片与导 线架的线路，再封装绝缘的塑料或陶瓷外壳，并测试集成电路功能是否正常。

硅器件失效机理

1 氧化层失效：针孔、热电子效应

2 层间分离：AL-Si、Cu-Si合金与衬底热膨胀系数不匹配。

3 金属互连及应力空洞

4 机械应力

5 电过应力/静电积累

6 LATCH-UP

7 离子污染

典型的测试和检验过程



1。芯片测试（wafer sort）

2。芯片目检（die visual）

3。芯片粘贴测试（die attach）

4。压焊强度测试（lead bond strength）

5。稳定性烘焙（stabilization bake）

6。温度循环测试（temperature cycle）

8。 离心测试（constant acceleration）



9。渗漏测试（leak test）

10。高低温电测试

11。高温老化（burn-in）

12。老化后测试（post-burn-in electrical test）